阻抗控制之阻抗匹配(2)

作者: XCZ,来源:硬件助手

本篇接上一篇,主要介绍硬件设计过程中常用的一些阻抗匹配方式及其特点,实际应用中根据厂家TRM及实际情况合理选择即可。最后介绍一下在PCB设计中常见的一些阻抗不连续的地方。

为了提高PCB中互连信号线传输速率就必须提高其频率,线路本身若因蚀刻,叠层厚度,导线宽度等不同因素,将会造成阻抗值的变化,使其信号失真。故在高速线路板上的互连信号线,其阻抗值应控制在某一范围之内,称为“阻抗控制”(Impedance Controlling)。

影响PCB互联信号线阻抗的因素主要有:铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周围的走线等。所以在设计PCB时一定要对板上走线的阻抗进行控制,才能尽可能避免信号的反射,以及其他电磁干扰和信号完整性问题,保证PCB板实际使用的稳定性。

电路板层数越多,走线离参考平面就越近,阻抗就会越小。线宽越小阻抗就会越大,传输损耗就会增加。

阻抗匹配的条件:

  • 负载阻抗等于信源内阻抗,即它们的模与辐角分别相等,这时在负载阻抗上可以得到无失真的电压传输。
  • 负载阻抗等于信源内阻抗的共轭值,即它们的模相等而辐角之和为零。这时在负载阻抗上可以得到最大功率。这种匹配条件称为共轭匹配。如果信源内阻抗和负载阻抗均为纯阻性,则两种匹配条件是等同的。

阻抗匹配是指负载阻抗与激励源内部阻抗互相适配,得到最大功率输出的一种工作状态。对于不同特性的电路,匹配条件是不一样的。在纯电阻电路中,当负载电阻等于激励源内阻时,则输出功率为最大,这种工作状态称为匹配,否则称为失配。

当激励源内阻抗和负载阻抗含有电抗成份时,为使负载得到最大功率,负载阻抗与内阻必须满足共轭关系,即电阻成份相等,电抗成份绝对值相等而符号相反。这种匹配条件称为共轭匹配。

在低频电路中,一般不考虑传输线的匹配问题,只考虑信号源跟负载之间的情况,因为低频信号的波长相对于传输线来说很长,传输线可以看成是“短线”,反射可以不考虑(可以这么理解:因为线短,即使反射回来,跟原信号还是一样的)。如果我们需要输出电流大,则选择小的负载R;如果我们需要输出电压大,则选择大的负载R;如果我们需要输出功率最大,则选择跟信号源内阻匹配的电阻R。

在高频电路中,必须考虑反射的问题。当信号的频率很高时,则信号的波长就很短,当波长短得跟传输线长度可以比拟时,反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不相等(即不匹配)时,在负载端就会产生反射。传输线的特征阻抗(也叫做特性阻抗)是由传输线的结构以及材料决定的,而与传输线的长度,以及信号的幅度、频率等均无关。

阻抗匹配就是为了吸收信号在传输线传输过程中多余的能量,如果阻抗不匹配,则这些多余的能量会在源端和终端之间来回反射,会影响系统正常工作。

电路设计中,一般驱动端的输出阻抗都很低,而接收端的输入阻抗都很高,为了实现阻抗匹配,一般会采用源端串联匹配增大输出阻抗至Z0,末端并联匹配减小输入阻抗至Z0。

1、串联源端匹配
采用源端匹配的原因是一般的驱动器输出阻抗低于传输线特征阻抗,例如DDR2 Controller一般为18Ω或36Ω,可能需要采取加个串联电阻使得内阻和传输线特性阻抗匹配,那样,即使终端不匹配,反射回来的波形也会被吸收掉。

在信号源端阻抗低于传输线特征阻抗的条件下,在信号的源端和传输线之间串接一个电阻RT。驱动器输出阻抗ZS与电阻RT的串联必须同信号线的特征阻抗Z0匹配,才能抑制从负载端反射回来的信号发生再次反射,增大驱动器的输出阻抗以消除源端的二次反射。

串联源端匹配

一般的CMOS、TTL电路、USB信号(全速和低速模式可以匹配,高速不能匹配)都采样这种方法做阻抗匹配。

理想的信号驱动器的输出阻抗为零,实际的驱动器总是有比较小的输出阻抗,而且在信号的电平发生变化时,输出阻抗可能不同。比如电源电压为4.5V的CMOS驱动器,在低电平时典型的输出阻抗为37Ω,在高电平时典型的输出阻抗为45Ω;TTL驱动器和CMOS驱动一样,其输出阻抗会随信号的电平大小变化而变化。因为CMOS电路内部结构的原因,输出高电平时的输出阻抗较大,此时的匹配电阻较小,而输出低电平时的输出阻抗较小,此时的匹配电阻较大,但是如果按高电平来匹配则低电平时匹配电阻就偏小,信号传输到传输线端时会出现正反射,过冲较大;如果按低电平来匹配则高电平时匹配电阻就偏大,信号传输到传输线时出现负反射,上升沿会因为R的增大而变缓(RC时间常数的影响),甚至可能出现台阶。因此,对于TTL或CMOS电路来说,不可能有十分正确的匹配电阻,只能折中考虑。

以下为几个注意事项:

  • 如果是在高速信号线上串小电阻,其作用是阻抗匹配(一般传输线的特征阻抗为50欧姆左右,而TTL电路输出电阻大概为13欧姆左右,在源端串一个33欧姆的电阻,13+33=46大致和50相当,这样就可以抑制从终端反射回来的信号再次反射)。
  • 如果是在GPIO口上串小电阻,作用是抗小能量电压脉冲(比如串口通讯,当接上串口时,因为瞬间的插拔产生了一个很窄的电压脉冲,如果这个脉冲直接打到GPIO口,很可能打坏芯片,但是串了一个小电阻,很容易把能量给消耗掉)。
  • 源端串联匹配电阻的选取需考虑两个方面:一是阻抗匹配,要求RT+Zs=Z0,RT会较大;二是信号延迟、时序等,要求RT越小越好,因为RT越小,信号延迟越小。
  • 如果是双向信号使用串联匹配,则串联电阻要统一放到同一端,比如DDR的数据线匹配电阻就是放在DDR端。

2、并联终端匹配
并联终端匹配是在信号源端阻抗很小的情况下(接收端大部分都是CMOS工艺(CMOS电路的驱动能力很小),可以用pF电容来等效),通过在负载上并联电阻来减小负载端的输入阻抗ZL至Z0,使之与传输线的特征阻抗相匹配以消除信号在负载端的一次反射。

并联终端匹配

简单的并联终端匹配是通过一个单电阻RT将传输线的末端接到地或者接到VCC上(接到VCC有时称为主动并联端接,而简单的并联端接是指下拉到地!)。电阻RT的值必须同传输线的特征阻抗Z0匹配,以消除信号的反射。在数字电路系统设计中,泄放到返回通路上的电流通常都大于系统中供电电源提供的电流。终端匹配到VCC可以提高驱动器的驱动能力,而终端匹配到地则可以提高电流的吸收能力(地平面吸收了)。所以,对于50%占空比的信号而言,终端匹配到VCC要优于终端匹配到地。

对于末端下拉并联端接,它的最大缺点就是会拉低信号高电平,这样会降低芯片的驱动能力。而对于末端上拉并联端接,由于驱动器内阻的存在,在一开始就会抬高信号低电平。

在容性负载情况下,相对于没有实现终端匹配的信号线来说,简单的并联终端匹配同时也会导致更低的信号回转速率。在电池供电的系统中不建议使用。

容性负载

DDR的地址线、控制线、命令线,在接收端需通过终端电阻RTT上拉至电源VTT,其位置有两种摆放方式:一种是RTT放在芯片前端,其上拉路径对于信号而言相当于stub,对信号完整性有一定的影响;另一种是将RTT放在信号能到达的最远端,RTT的上拉和信号线属于同一路径,不会构成stub,只要RTT满足传输线阻抗匹配条件,就不会发生反射,也不会影响接收端的信号完整性。

信号完整性

戴维南终端匹配采用一个戴维南分压器,要求R1和R2的并联与传输线的特征阻抗Z0匹配。R1的作用是帮助驱动器更加容易到达逻辑高状态,这就需通过从VCC向负载注入电流来实现。R2的作用是帮助驱动器更加容易到达逻辑低状态,这通过R2向地释放电流来实现。恰当地选取R1和R2的值可以加强驱动器的扇出能力,并且淡化由于信号占空比不一致而导致的功耗的改变。

戴维南终端匹配使信号的摆幅减小了,由于驱动器内阻的存在,低电平也不能等于0V,而且在电路没有工作的时候,上拉电阻和下拉电阻上依然会有电流,这样会增加电路的功率消耗。

戴维南终端匹配

RC终端匹配由一个电阻RT和一个电容C组成,电阻RT和电容C连接在传输线的负载一端,电阻RT的值必须同传输线的特征阻抗Z0的值匹配才能消除信号的反射。确保RC时间常数大于该传输线负载延时的两倍,一般电容值需大于100pF(为了减小过冲)。

RC终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动。标准的RS-422接口协议不建议使用RC终端匹配技术。同样,电流模式的驱动器也不能采用RC终端匹配技术。

在端接电阻阻值一定的情况下(50Ω传输线阻抗),过冲的程度和电容的容值相关,电容量越大,过冲的幅度越小(因为过冲属于高频,电容相当于短接到地),但相应的上升时间也越慢。电容是隔直通交的,上升沿到来的时候,电容阻抗很低,相当于短路,于是端接电阻上有电流通过,起到端接的作用;一定时间后电压达到稳定,电容相当于断路,端接电阻也不再分压,于是稳定电压和输出电压相等。

RC端接最大的优点就是直流功耗较小,也不会拉低高电平电压值,但是由于电容效应,信号中的高频分量会损失一部分,导致信号上升时间变缓,这会影响到系统的时序。

RC端接
  • DDR、DDR2等SSTL驱动器。采用单电阻形式,并联到VTT(一般为IOVDD的一半)。其中DDR2数据信号的并联匹配电阻是内置在芯片中的(ODT功能)。DDR3的CLK差分对采用RC终端匹配到VDD。
  • TMDS等高速串行数据接口。采用单电阻形式,在接收设备端并联到VDDIO,单端阻抗为50欧姆(差分阻抗为100欧姆)。

3、不同并联匹配方式的比较

3.1、终端并联匹配

由在走线路径上的某一端连接单个电阻构成,这个电阻的阻值必须等于传输线所要求的电阻值,电阻的另一端接电源或地。简单的用于并联匹配很少CMOS与TTL设计中。

并联匹配的优点:可用于分布负载,并能够全部吸收传输波以消除反射(多余能量到达终端即被吸收了,不会形成反射),不影响信号的边沿速率;

并联匹配的缺点:需额外增加电路的功耗,会降低噪声容限。

3.2、戴维南匹配

Vref=R2/(R1+R2)V

Vref--输入负载所要求的电压;V--电压源;R1--上拉电阻;R2--下拉电阻

当R1=R2时,对高低逻辑的驱动要求均是相同的,对有些逻辑系列可能不能接受;

当R1>R2时,逻辑低对电流的要求比逻辑高大,这种情况对TTL与COMS器件是不能工作的;

当R1<R2时,这种对大多数的设计比较合适;

戴维南匹配的优点:能够全部吸收传输波以消除反射,尤其适合用于总线使用;

戴维南匹配的缺点:需额外增加电路的功耗,会降低噪声容限。

3.3、RC网络匹配

端接电阻应该等于传输线的阻抗Z0,而电容一般非常小(20pF~600pF);RC网络的时间常数必须大于两倍的信号传输延时时间;

RC端接匹配的优点:可在分布负载及总线布线中使用,它完全吸收发送波,可以消除反射,并且具有很低的直流功率损耗;

RC端接的缺点:它将使非常高速的信号速率降低,RC电路的时间常数选择不好会导致电路存在反射,对于高频、快速上升的信号应多加注意。

3.4、二极管匹配

二极管匹配方式常用于差分或成对网络上,采用二极管匹配会使其负载变成非线性,可能会增加EMI的问题。

二极管匹配的优点:保护接收端器件的输入端口;

二极管匹配的缺点:无法消除反射,且在功能上,受限于二极管的开关速度。 

RC端接

4、不同匹配方式的比较

不同匹配方式,信号在传输线上的反射情况不一样,详细如下:

  • 源端串联匹配信号会在传输线上反射一次(信号到达终端后多余的能量不能被吸收,会沿路返回至源端,此时串联电阻会吸收掉多余的能量)。
  • 终端并联匹配(包括简单的并联、主动并联、戴维南、RC等)信号不会在传输线上反射(信号到达终端后多余的能量就被匹配电阻吸收了,不会再形成反射)。
  • 终端二极管匹配信号会一直在传输线上反射(因为多余的能量没有器件能吸收,会一直存在)。
走线拐角

5、PCB设计中的阻抗不连续

PCB设计中的一些常见的阻抗不连续的地方如下:

  • 渐变线

一些RF器件封装较小,SMD焊盘宽度可能小至12mils,而RF信号线宽可能达50mils以上,要用渐变线,禁止线宽突变。过渡部分的线不宜太长。

  • 走线拐角

信号线如果走直角,拐角处的有效线宽会增大,阻抗不连续,引起信号反射。为了减小不连续性,要对拐角进行处理,有两种方法:切角和圆角。圆弧角的半径应足够大,一般来说,要保证:R>3W。

走线拐角
  • 大焊盘

当50欧细微带线上有大焊盘时,大焊盘相当于分布电容,破坏了微带线的特性阻抗连续性。可以同时采取两种方法改善:首先将微带线介质变厚,其次将焊盘下方的地平面挖空,都能减小焊盘的分布电容。

  • 过孔

过孔是镀在电路板顶层与底层之间的通孔外的金属圆柱体。信号过孔连接不同层上的传输线。过孔残桩是过孔上未使用的部分。过孔焊盘是圆环状垫片,它们将过孔连接至顶部或内部传输线。隔离盘是每个电源或接地层内的环形空隙,以防止到电源和接地层的短路。

一个简单过孔是一系列的π型网络,它由两个相邻层内构成的电容-电感-电容(C-L-C)元件组成。

过孔

通过上表,可以根据不同的传输线特性选择不同的过孔尺寸,同时可以通过无盘设计省略一些布线层上没有连接走线的焊盘,可以减小寄生电容;还可以采用背钻技术,减小过孔stub,也能提高高速信号完整性。

  • 通孔连接器

与过孔结构类似,通孔同轴连接器也存在阻抗不连续性,所以解决方法与过孔相同。减小通孔连接器阻抗不连续性的常用方法同样有:采用无盘工艺、合适的出线方式、优化反焊盘直径等。

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